ВІКІСТОРІНКА
Навигация:
Інформатика
Історія
Автоматизація
Адміністрування
Антропологія
Архітектура
Біологія
Будівництво
Бухгалтерія
Військова наука
Виробництво
Географія
Геологія
Господарство
Демографія
Екологія
Економіка
Електроніка
Енергетика
Журналістика
Кінематографія
Комп'ютеризація
Креслення
Кулінарія
Культура
Культура
Лінгвістика
Література
Лексикологія
Логіка
Маркетинг
Математика
Медицина
Менеджмент
Металургія
Метрологія
Мистецтво
Музика
Наукознавство
Освіта
Охорона Праці
Підприємництво
Педагогіка
Поліграфія
Право
Приладобудування
Програмування
Психологія
Радіозв'язок
Релігія
Риторика
Соціологія
Спорт
Стандартизація
Статистика
Технології
Торгівля
Транспорт
Фізіологія
Фізика
Філософія
Фінанси
Фармакологія


Общие принципы проектирования схем на ПЛИС с гибкой логикой

Для программирования iFX780 или iFX740 необходимо выполнить следующие этапы:

1. С помощью любого редактора создается исходный файл с расширением .PDS.

2. Производится компиляция исходного файла, в результате которой создаются файлы ошибок (расширение .ERR), отчета (расширение .RPT) и др.

3. Создается стандартный промежуточный файл JEDEC (JEDEC - объединенный совет по электронным приборам), пользуясь командным языком PLDshell или какими-либо другими средствами разработки.

4. С помощью программы загрузки файл JEDEC преобразуется в битовую последовательность двоичных строк, которые записываются в iFX780 посредством интерфейса JTAG.

ПЛИС фирмы INTEL - это семейство программируемых логических устройств, конфигурация которых записывается в статическом ОЗУ на кристалле. Одна из особенностей этого семейства заключается в том, что данная конфигурация может быть изменена внутрисхемно через интерфейс JTAG без подачи какого-либо специального напряжения.

Устройство iFX780 имеет энергонезависимую память на кристалле, где хранится одна конфигурация. Когда включается питание устройства, конфигурация записывается в статическое ОЗУ (SRAM) на кристалле, и приводит ее в рабочее состояние. Устройство iFX780 не обладает способностью считывать конфигурацию из внешней памяти, поэтому если оно подлежит реконфигурации, требуется какой-то внешний контроллер (микроконт-

 

роллер, конечный автомат и т.д.), который загрузит новую конфигурацию в ПЛИС через интерфейс JTAG.

Первый этап в формировании конфигурации устройства - создание файла JEDEC. Это может быть осуществлено с помощью PLDshell - средства, поставляемого фирмой Intel, или средства, выпускаемого какой-либо другой фирмой. Файл JEDEC полностью описывает, какая конфигурация придается устройству.

Файл JEDEC имеет такую форму, в которой он не может быть передан непосредственно в порт JTAG, не может он также считываться контроллером, формирующим конфигу-

рацию. Эти требования полностью зависят от контроллера, и в некоторых случаях необходимо, чтобы разработчик преобразовывал распространенный формат данных в более частный.

Программа JED2JTAG преобразует файл JEDEC в потоки бит, которые имеют соответствующий формат для передачи их в порт JTAG устройства FLEXlogic. Он также предоставляет разработчику возможность выбора из трех различных выходных форматов.

Контроллер может использовать один из этих форматов непосредственно, или, при невозможности этого, выходные данные JED2JTAG могут преобразовываться с тем, чтобы они соответствовали требованиям конкретной разработки.

 

Программируемые пользователем вентильные матрицы (ППВМ)

Структура ППВМ

Программируемые пользователем вентильные матрицы (ППВМ) включают в себя три главных программируемых элемента: нескоммутированные программируемые логические блоки (ПЛБ), блоки ввода-вывода (БВВ) и внутренние связи. ПЛБ являются функциональными элементами для построения логики пользователя, БВВ обеспечивают связь между контактами корпуса и внутренними сигнальными линиями. Программируемые ресурсы внутренних связей обеспечивают управление путями соединения входов и выходов ПЛБ и блоков ввода-вывода на соответствующие сети.

Необходимая конфигурация устанавливается с помощью программирования внутренних статических ячеек памяти, которые определяют логические функции и внутренние соединения.

Наиболее распространенным семейством ППВМ являются микросхемы серии XC фирмы XILINX. Среди них выделяются три крупных семейства: XC2000, XC3000 и XC4000.

ППВМ обеспечивают эффективное проектирование схем и снижают время разработки и риск ошибок, свойственных обычным матрицам логических вентилей. ППВМ имеют большой набор ресурсов проведения соединений, что особенно удобно при реализации сложных схем с большим количеством связей.

Устройства настраиваются с помощью загрузки данных конфигурации во внутренние ячейки памяти. ППВМ может либо активно считывать данные о своей конфигурации из внешнего последовательного или байт- параллельного ПЗУ (основные режимы), либо данные о конфигурации могут быть записаны в ППВМ внешним контроллером.

Семейства ППВМ поддержаны мощным и сложным программным обеспечением, охватывающим все аспекты проекта: схемный ввод, моделирование, автоматическое размещение и проведение связей и, наконец, создание битового потока конфигурации.

 

Возможность многократного перепрограммирования ППВМ позволяет использовать их в проектах, где аппаратные средства ЭВМ изменяются динамично или должны приспосабливаться к различным прикладным задачам пользователя. ППВМ позволяют сократить цикл проектирования и разработки.

Плотность логических элементов ППВМ достигает 20000 вентилей, а частота синхросигнала - 50 MГц. Использование усовершенствованной, высокоточной технологии, а также архитектурных усовершенствований способствуют этому увеличению возможностей ППВМ. Однако достижение этой высокой плотности логических элементов и уровней характеристик требует также новых и более мощных автоматизированных систем проектирования.

Устройства ППВМ могут быть повторно конфигурированы для изменения логической функции, когда они размещены в системе. Это дает проектировщику системы новые возможности, не доступные при любом другом типе логики. Аппаратные средства ЭВМ могут быть изменены так же просто, как программное обеспечение. Обновление проекта или его модификация выполняется легко. ППВМ могут динамически повторно конфигурироваться для исполнения различных функций в разное время. Перепрограммируемая логика может использоваться для реализации системы самодиагностики, создания системы, способной к повторному программированию для различных окружающих сред или действий. Дополнительной выгодой от использования перепрограммируемых устройств ППВМ является упрощение конструкции аппаратных средств и их отладки и сокращение времени подготовки изделия к продаже.

Программируемые логические блоки (ПЛБ)

Организацию программируемого логического блока (ПЛБ) рассмотрим на примере блока семейства XC4000. Основные элементы ПЛБ показанв на рис. 2.3.2,а.

Каждый ПЛБ содержит пару триггеров T1 и T2 и два независимых генератора функций G и F на четыре входа каждый. Два функциональных генератора предоставляют проектировщикам большую гибкость, так как в большинстве случаев требуются комбинационные логические функции меньше, чем на четыре входа.

Тринадцать входов и четыре выхода ПЛБ обеспечивают доступ к генераторам функций и триггерам. Эти входы и выходы связаны с программируемыми ресурсами внутренних связей. Каждый из этих генераторов функций имеет по четыре входа F1 ... F4 и G1 ... G4. Каждый из генераторов способен реализовать любую произвольно определенную булеву функцию из четырех переменных. Генераторы функции реализованы как таблицы памяти, поэтому задержка распространения независима от осуществляемой функции.

 

 

C1 C2 C3 C4

       
 
   
SD D Q T1 EC RD
 


  G’

 
 

 


Рис. 2.3.2,а

Третий генератор функции, помеченный H', может осуществить любую булеву функцию из трех входов F', G' и входа из внешнего блока (H1). Сигналы от генераторов функции могут поступать на два выхода: F' или H' может выдаваться на выход X, а G' или H' - на выход Y.

Таким образом, ПЛБ может использоваться для реализации любых двух независимых функций четырех переменных, любой единственной функции пяти переменных или любой функции четырех переменных вместе с некоторыми функциями пяти переменных. Можно осуществить даже некоторые функции до девяти переменных. Реализация широких функций в едином блоке сокращает число требуемых блоков и задержку распространения сигнала, обеспечивая увеличение плотности и быстродействия.

Два элемента памяти в ПЛБ являются динамическими D-триггерами с входами общей синхронизации K и разрешения синхронизации EC. Третий общий вход (S/R) может быть запрограммирован или как вход асинхронной установки или как сигнал сброса независимо для каждого из двух регистров.

Отдельная общая линия установки-сброса, не показанная на рис.2.3.2,а, выполняет установку или сброс всех регистров при включении, перепрограммировании или при активизации управления специализированной сетью сброса. Эта сеть сброса не соединена

с другими ресурсами проведения соединений. Она может быть связана с любым контактом корпуса как вход общего сброса.

Каждый триггер может быть переключен или передним, или задним фронтом синхросерии. Источник входных данных триггера может программироваться, управление осуществляется либо с помощью функций F', G' и H', либо с помощью прямого входа блока DIN.

 

 

Триггеры управляют выходами XQ и YQ программируемого логического блока. Мультиплексоры в ПЛБ устанавливают соответствие четырех входов управления, помеченных C1 ... C4 на рис. 2.3.2,а, четырем внутренним сигналам управления (H1, DIN, S/R и EC) любым произвольным способом.

Гибкость и симметрия архитектуры ПЛБ облегчает размещение и проведение соединений для данного применения. Так как генераторы функции и триггеры имеют независимые входы и выходы, с каждым из них можно обращаться как с самостоятельным объектом при размещении для достижения высокой плотности упаковки. Входы, выходы и функции непосредственно могут свободно обмениваться местами в пределах ПЛБ для исключения перегрузки соединений при выполнении операций размещения и проведения соединений.

Кроме того, каждый из генераторов функции ПЛБ F' и G' содержит специализированную арифметическую логику для быстрой генерации сигналов переноса и заема, значительно повышающую эффективность и производительность сумматоров, вычитателей, аккумуляторов, компараторов и даже счетчиков (рис. 2.3.2,б). Эта логика может быть инициирована при программировании. Два генератора функции с четырьмя входами могут программироваться как двухразрядный сумматор с встроенным переносом, который может быть расширен на любую длину. Эта специальная схема переноса так быстра и эффективна, что обычные методы ускорения распространения переноса неэффективны уже при 16 разрядах и дают слабый эффект при 32 разрядах.

 

 

COUNT

  LF1 G’ G1 … G4
A1 G4

G3 MS1 SUM 1

G2MS2

         
 
 
   
 
   


B1 G1

 
 


MS3

CL1
CIN1

CL2
CIN2

       
   
 
   
 
 


MS4

LF2 F’ F1 … F4
F4

F3 SUM 0

B0 F2

A0 F1


Рис. 2.3.2,б

 

Схема 16-разрядного сумматора требует девять ПЛБ и имеет задержку комбинационных схем в 20.5 нс.

 

 

Быстрая схема переноса открывает доступ к большому количеству новых применений, использующих арифметические действия, где предыдущие поколения ПЛИС не были достаточно быстры и эффективны. Например: быстродействующие вычисления адреса смещения в микропроцессоре или графических системах или быстродействующее сложение в цифровой обработке сигналов.

Схема быстрого переноса семейства XC4000 содержит два разряда счетчика в каждом ПЛБ и работает с ними при частоте синхронизации до 42 MГц для 16 разрядов, при этом счетчики могут быть загружаемыми. Для 16-разрядного реверсивного счетчика это означает удвоение скорости.

Изобилие триггеров в ПЛБ позволяет проектировщику использовать конвейерную обработку. Это мощный путь увеличения производительности за счет разбиения функции на меньшие подфункции и параллельного их выполнения с передачей результатов через переключатели конвейера. Конвейерный метод может использоваться там, где общая производительность важнее простой задержки.

В ППВМ имеются также схемы многоразрядного декодирования. Семейство XC4000 имеет четыре программируемых декодера. Каждый из этих декодеров с встроенной функцией И способен принимать до 42 входов в БИС XC4005 и до 72 в XC4013. Эти специализированные декодеры принимают сигналы ввода-вывода и внутренние сигналы как входные информируют внутренний сигнал декодирования через 18 нс, считая от контакта до контакта. Таким образом, достаточно большие ПЛМ могут быть эмулированы с помощью дизъюнкции выходов декодера ПЛБ. Эта особенность декодера компенсирует то, что раньше считалось недостатком ППВМ.

Организация связей

Связи между блоками сделаны металлическими проводниками с программируемыми пунктами переключения и матрицами переключений. Они состоят из металлических сегментов с программируемыми точками переключений, реализующими желаемое проведение соединений. Изобилие различных ресурсов проведения соединений обеспечивает достижение эффективного автоматизированного проведения соединений.

Имеются три главных типа связи, различаемых относительной длиной их сегментов: линии единичной длины, линии двойной длины и длинные линии.

Линии единичной длины представляют собой сетку горизонтальных и вертикальных линий, которые пересекаются в матрице переключений (МП) между каждым блоком.

Каждая матрица переключений состоит из программируемых n-канальных проходных транзисторов, используемых для установления связей между линиями единичной длины. Например, сигнал, поступающий с правой стороны матрицы переключений, может быть соединен с линией единичной длины сверху, слева или снизу, или возможна любая их

комбинация, если требуется множество ответвлений. Линии единичной длины обычно используются для передачи сигналов в пределах ограниченной области и обеспечения ветвления для сетей с нагрузочной способностью по выходу, превышающей единицу.

Генератор функции и входы управления ПЛБ (F1...F4, G1...G4 и C1...C4) могут управляться от любого смежного сегмента линий единичной длины. Вход синхронизации ПЛБ (K) может управляться от половины смежных линий единичной длины. Каждый выход

 

ПЛБ может управлять рядом линий единичной длины, имеющих возможность соединения как с горизонтальными, так и с вертикальными длинными линиями.

Линии двойной длины состоят из сетки металлических сегментов, имеющих удвоеннную длину по сравнению с линиями одиночной длины. Линия двойной длины проходит два ПЛБ, прежде чем попасть в матрицу переключателей. Как и в случае с линиями

единичной длины, все входы ПЛБ, кроме K, могут управляться от любой соседней линии двойной длины, и каждый выход ПЛБ может управлять ближайшими линиями двойной длины в вертикальных и горизонтальных плоскостях. Линии двойной длины обеспечивают наиболее эффективную реализацию взаимосоединений между точками промежуточной длины.

Длинные линии формируют сетку металлических сегментов, которые проходят по всей длине или ширине матрицы. Кроме того, вертикальные длинные линии могут управляться специальными глобальными буферами, разработаными для распределения синхроимпульсов и других сигналов управления с большим коэффициентом разветвления по всей матрице с минимальным сдвигом фазы. Длинные линии предназначены для сигнальных сетей с высоким коэффициентом разветвления по выходу и критичных по времени. Каждая длинная линия имеет в центре программируемый расщепляющий переключатель, который может разделить линию на два независимых канала проведения соединения, каждый из которых проходит половину ширины или высоты матрицы. Входы ПЛБ могут управляться от подмножества смежных длинных линий. Выходы ПЛБ соединяются с длинными линиями через трехстабильные буфера или линии внутренней связи единичной длины.

Связь между длинными линиями и линиями единичной длины управляется программируемыми пунктами связи в пересечениях линий. Линии двойной длины не соединяются с другими линиями.

Программируемые пользователем БВВ обеспечивают интерфейс между внешними контактами корпуса и внутренней логикой. Каждый БВВ управляет одним контактом корпуса и может быть определен для входных, выходных или двунаправленных сигналов.

Сигналы с внешнего контакта I/O поступают в ПЛИС с выходов БВВ I1 и I2. Входы соединены с входным триггером T2, который может быть запрограммирован или как запускаемый фронтом сигнала триггер, или как одноступенчатый триггер типа "защелка".

Дополнительно входные данные триггера могут быть задержаны на несколько наносекунд для компенсации задержки сигнала синхронизации, который должен сначала пройти через глобальный буфер перед достижением БВВ. Это устраняет требование к времени задержки данных на внешнем контакте. Каждый из сигналов I1 и I2, выходящих из блока, может быть либо прямым сигналом, либо сигналом с триггера T2.

Выходные сигналы могут инвертироваться и могут проходить непосредственно на выходной контакт или записываться в триггер T1. Как вариант, может использоваться сигнал разрешения вывода для переключения выходного буфера в состояние высокого импеданса, осуществляющий вывод с тремя состояниями или двунаправленный вход- выход. Выходные сигналы OUT и сигналы разрешения вывода (OE) могут быть проинвертированы, скорость нарастания напряжения выходного буфера может быть уменьшена

для минимизации мощности импульсных помех шины питания при переключении некритических сигналов. Выходной ток буфера семейства XC4000 составляет 12 mA; два смежных выхода буферов могут быть объединены внешним проводником, образуя монтажное

 

И, что увеличивает выходной ток до 24 mA. В семействах XC4000A и XC4000H, каждый выходной буфер обеспечивает выходной ток 24 mA.

Имеется ряд других программируемых возможностей в БВВ. Программируемость резисторов, подключаемых к источнику питания и к корпусу, полезна для соединения неиспользованных контактов с питанием или землей для минимизации потребления энергии. Отдельные сигналы синхронизации предусматриваются для выходных и входных триггеров. Эти синхросигналы могут быть проинвертированы, сгенерированы для переключения триггеров по переднему, либо заднему фронтам. Как и в случае с триггерами ПЛБ, глобальный сигнал установки-сброса может использоваться для установки или очистки входных и выходных регистров всякий раз, когда активизируется сеть RESET.

Организация памяти

Устройства семейств XC4000, XC4000A и XC4000H являются программируемыми логическими устройствами с возможностью реализации ОЗУ, доступного пользователю с организацией 16 x 2 или 32 x 1 типа SRAM (Рис. 2.3.4,а). Входы F1...F4 и G1...G4 генераторов функции действуют как адресные линии, выбирающие определенную ячейку памяти.

Функциональное назначение управляющих сигналов ПЛБ изменяется в этой конфигурации: входы DIN, S/R и H1 станут двумя входами данных D0 и D1 и входом разрешения записи WE при организации памяти 16 x 2. При организации 32 x 1 вход D1 действует как пятый бит адреса, и DO - как вход данных. Содержимое адресованной ячейки памяти доступно на выходах F и G генераторов функций и может быть выведено из ПЛБ через выходы X и Y. Возможно также использование триггеров ПЛБ для выдачи информации.

 

 
 

 


Рис. 2.3.4,а

Программирование генераторов функции ПЛБ как памяти не затрагивает функциональных возможностей других частей ПЛБ, за исключением переопределенных сигналов управления. Генератор функций H может использоваться для реализации булевых функций над F', G' и D1, а триггеры D могут хранить F', G', H' или D0-сигналы.

Время доступа чтения ОЗУ такое же, как задержка логического элемента - приблизительно 5.5 нс; время записи равно приблизительно 8 нс; в обоих случаях время доступа в несколько раз быстрее, чем при использовании любого внешнего кристалла.

Такая реализация распределенного ОЗУ - это новая концепция, создающая дополнительные возможности при проектировании системы, включающей регистровые матрицы множества сумматоров, регистры состояний, регистры индекса, счетчики DMA, распределенные регистры сдвига, стеки LIFO и буфера FIFO. Информационный канал FIFO на 16 байт использует четыре ПЛБ для хранения и шесть ПЛБ для подсчета адреса и мультиплексирования. При 32 ячейках хранения на ПЛБ, в сравнении с двумя триггерами на ПЛБ, стоимость распределенной памяти сокращена в 16 раз.

При использовании устройств XC4000 проектировщик может проектировать узлы, в которых сохраняется содержание конфигурации функциональных генераторов. Каждый функциональный генератор может использоваться как маленькая память типа ОЗУ. Функциональные генераторы в любом ПЛБ могут быть конфигурированы тремя путями:

1. Два 16 x 1 RAM с двумя входами данных и двумя выходами данных одинаковой или, если это предпочтительнее, разной адресацией для каждого RAM.

2. Один 32 x 1 RAM с одним входом данных и одним выходом данных.

3. Один 16 x 1 RAM плюс один генератор функции с пятью входами.

Системы проектирования

Для проектирования цифровых устройств на ППВМ семейства XC4000 применяются мощные и удобные средства разработки. Фирма Xilinx обеспечивает достаточно мощную версию инструментальных средств Xilinx Automatic CAE (XACT).

Процесс проектирования состоит из трех этапов: ввода проекта, выполнения проекта и верификации проекта.

Ввод проекта

Проект может быть введен с использованием программного обеспечения схемотехнического уровня, описания конечного автомата или ввода булевых уравнений. Фирма Xilinx совместно с другими фирмами разработали библиотеку и интерфейсные продукты, совместимые с большим разнообразием сред моделирования и ввода проекта. Стандартная спецификация файла взаимообмена XNF обеспечивает упрощение преобразования входных и выходных файлов системы разработки XACT.

Xilinx предлагает взаимообмен системы разработки XACT со следующими средами проектирования: OrCAD, Viewlogic Viewdraw and Viewsim, Mentor Graphics V7 and V8 и др. Несколько сред разработки поддерживаются другими фирмами. В настоящее время применяется более чем 100 пакетов.

Наряду со стандартной библиотекой макрокоманд программных средств (Soft Macros), семейство XC4000 также включает в себя библиотеку Hard Macros. Библиотека Soft Macros содержит детальные описания общих логических функций типа счетчиков, сумматоров, и т.д.; она не содержит информацию о разбиении или проведении соединений. Эффективность Soft Macros зависит поэтому от того, как программное обеспечение обрабатывает макрокоманду.

 

Библиотека Hard Macros содержит полную информацию о разделении, размещении и проведении соединений. Эти предварительно определенные и оттестированные функции позволяют пользователю создавать критичные по времени проекты с оптимизированными характеристиками. Проектирование с Hard Macros осуществляется достаточно просто.

В состав библиотеки Soft Macros входят следующие компоненты: 11 вентилей, 43 триггера, 7 буферов, 8 сумматоров-вычитателей, 13 компараторов, 23 мультиплексора, 16 декодеров, 2 устройства кодирования по четности, 16 регистров данных, 26 регистров сдвига, 3 типа ОЗУ, 2 типа ПЗУ, 59 счетчиков и др.

В состав библиотеки Hard Macros входят следующие компоненты: 2 cумматора, 2 аккумулятора, 4 компаратора, 3 мультиплексора, 4 декодера и др.

Выполнение проекта

Инструментальные средства выполнения проекта обеспечивают разработку схем с высокой плотностью, в том числе устройств XC4000, и позволяют полностью автоматизировать процесс проектирования, включая этапы разбиения логической схемы, размещения блока и трассировки сигналов. Компонента разбиения инструментальных средств принимает логическую схему со схемотехнического уровня и делит логическую схему так, чтобы она могла быть реализована на блоках, имеющихся в устройстве. Компонента размещения определяет наилучшие местоположения блоков в зависимости от их связанности и требуемых характеристик, а компонента трассировки соединяет размещенные блоки друг с другом.

Улучшенные алгоритмы размещения и проведения соединений обеспечивают полностью автоматическое исполнение наибольшего количества проектов. Новые алгоритмы также сокращают время выполнения по сравнению с предыдущими поколениями программного обеспечения.

Автоматизированные инструментальные средства дополняет диалоговый графический редактор XACT Design Editor (XDE), который показывает модель фактической логической схемы и ресурсов проведения соединений ППВМ. XDE может использоваться для непосредственного просмотра результатов, полученных автоматизированными инструментальными средствами. Используя XDE, можно осуществить необходимые модификации; XDE может также выполнить проверку логических связей и возможных нарушений правил проектирования. Пошаговые вычисления с временными задержками обеспечивают временной анализ и помогают определить критические направления.

Верификация проекта

Высокая стоимость разработки требует тщательного моделирования для верификации проекта. Из-за специфики базовых матричных кристаллов (БМК) и вентильных матриц (ВМ) изменения проекта в последнюю минуту недопустимы. Проектировщик, использующий вентильные матрицы и БМК, должен с помощью моделирования проверить всю логическую схему и временную диаграмму ее работы при самых плохих ситуациях. Процесс моделирования весьма трудоемкий и длительный: моделирование нескольких секунд работы системы может потребовать неделю работы проектировщика.

Пользователи программируемых вентильных матриц могут применять аппаратные

средства отладочных схем в дополнение к моделированию. Так как устройства Xilinx перепрограммируемы, проекты могут быть верифицированы в системе в режиме реального времени.

 

Система разработки XACT поддерживает и моделирование, и аппаратные средства отладочных схем. Для моделирования система извлекает информацию о временной диаграмме функционирования разведенной схемы из базы данных проекта. Эти данные можно затем послать на моделирование для верификации критичных по времени частей проекта.

Для внутрисхемной отладки XACT имеет ряд загрузочных и считывающих кабелей (XChecker), с помощью которых устройство подсоединяется к ПЭВМ или рабочей станцией через последовательный порт RS-232С. Разработчик может загрузить проект или пересмотренный проект в систему при испытаниях. Проектировщик может также исполнять логическую схему в пошаговом режиме, читать содержимое многочисленных триггеров устройства и наблюдать уровни внутренних логических схем. Простые модификации можно загрузить в систему в течение нескольких минут.

Программирование микросхем

Программирование микросхем - это процесс загрузки данных конкретного проекта в одно или несколько устройств ППВМ для задания конфигурации внутренних блоков и их взаимных соединений. Эта операция подобна загрузке командных регистров программируемого периферийного кристалла. Семейства XC4000 используют приблизительно 350 бит данных конфигурации для ПЛБ и на соответствующие им взаимосвязи.

Каждый бит конфигурации определяет состояние статической ячейки памяти, которая управляет или битом таблицы задания функции, или входом мультиплексора, или проходным транзистором связи. Система разработки XACT переводит проект в файл сетевого списка. Она автоматически разделяет, размещает логическую схему, проводит ее соединения и генерирует данные конфигурации в формате ПЗУ.

Семейства XC4000 имеют шесть режимов программирования, выбираемых трехразрядным входным кодом, поступающим на входы M0, M1 и M2. Имеются три самозагружаемых режима Master, два периферийных режима (Peripheral) и последовательный ведомый режим (Serial Slave), используемый прежде всего для цепочечной организации устройств. В течение программирования некоторые из контактов ввода- вывода временно используются для процесса программирования.

В режимах Master используется внутренний генератор для генерирования сигнала CCLK с целью управления ведомыми устройствами и генерирования адреса и синхронизации для внешнего ПЗУ, содержащего данные конфигурации. В режиме параллельный ведущий (Master Parallel) генерируются сигнал CCLK и адреса ПЗУ и принимаются байты данных, которые внутри схемы преобразуются в последовательную форму в формате структуры данных ППВМ.

В двух периферийных режимах принимаются данные шириной один байт из шины. Имеется состояние READY-BUSY (ГОТОВО-ЗАНЯТО) как сигнал квитирования установления связи. В асинхронном режиме внутренний генератор генерирует сигнал пакетной разбивки CCLK, который преобразует в последовательную форму данные шириной байт. В синхронном режиме синхронизация от внешнего источника, подаваемая на вход CCLK, преобразует данные в последовательную форму.

 

 

В режиме Serial Slave (последовательный ведомый) устройство ППВМ получает последо вательные данные конфигурации относительно переднего фронта CCLK и после загрузки конфигурации выдает дополнительные данные, повторно синхронизированные по следующему заднему фронту CCLK. Несколько ведомых устройств с идентичными конфигурациями могут быть монтажно соединены с параллельными входами DIN и запрограммированы одновременно.

Поток данных конфигурации начинается строкой единиц, кодом начала 0010, 24-битным счетчиком длины и четырехразрядным разделительным полем единиц. Далее следуют фак тические данные конфигурации в структурах, каждая из которых начинается нулевым битом и оканчивается контролем ошибки с четырьмя битами. При проверке ошибки CRC программное обеспечение вычисляет текущий CRC или вставляет уникальный частичный 4 -битный контроль в конце каждой структуры.

Когда питание подключается к устройству ППВМ, внутренняя цепь вызывает инициализацию логической схемы конфигурации. После того, как все структуры конфигурации загружены в устройство ППВМ, DOUT повторяет входные данные для передачи оставшихся данных на следующее устройство.

 

 

ГЛАВА 3. Расчетная часть

Наиболее широко программируемые логические ИС используются в микропроцессорной и вычислительной технике. На их основе разрабатываются контроллеры, адресные дешифраторы, логика обрамления микропроцессоров, формирователи управляющих сигналов и др. На ПЛИС часто изготавливают микропрограммные автоматы и другие специализированные устройства, например, цифровые фильтры, схемы обработки сигналов и изображения, процессоры быстрого преобразования функций Фурье и т.д. В технике связи ПЛИС применяются в аппаратуре уплотнения телефонных сигналов. Применение ПЛИС становится актуальным еще и потому, что у разработчиков зачастую нет необходимых стандартных микросхем.

ПЛИС рассматриваются в настоящее время как наиболее перспективная элементная база для построения цифровой аппаратуры разнообразного назначения. Появляются и новые возможности реализации на программи­руемых микросхемах аналоговых и аналого-цифровых устройств. Перспек­тивность ПЛИС базируется на ряде их достоинств, к числу которых можно отнести перечисленные ниже, справедливые для ПЛИС вообще, безотноси­тельно к их конкретным разновидностям:

- универсальность и связанный с нею высокий спрос со стороны потреби­телей, что обеспечивает массовое производство;

- низкая стоимость, обусловленная массовым производством и высоким процентом выхода годных микросхем при их производстве вследствие достаточно регулярной структуры;

- высокое быстродействие и надежность как следствие реализации на базе передовых технологий и интеграции сложных устройств на одном кри­сталле;

- разнообразие конструктивного исполнения, поскольку обычно одни и те же кристаллы поставляются в разных корпусах;

- разнообразие в выборе напряжений питания и параметров сигналов вво­да/вывода, а также режимов снижения мощности, что особенно важно для портативной аппаратуры с автономным питанием;

- наличие разнообразных, хорошо развитых и эффективных программных средств автоматизированного проектирования, малое время проектирова­ния и отладки проектов, а также выхода продукции на рынок;

- простота модификации проектов на любых стадиях их разработки;

- для новейших вариантов ПЛИС с динамическим репрограммированием структур, кроме важных с общих позиций свойств, следует назвать и допол­нительную специфическую черту: возможность построения на базе динами­чески репрограммируемых микросхем новых классов.

 

© 2013 wikipage.com.ua - Дякуємо за посилання на wikipage.com.ua | Контакти