ВІКІСТОРІНКА
Навигация:
Інформатика
Історія
Автоматизація
Адміністрування
Антропологія
Архітектура
Біологія
Будівництво
Бухгалтерія
Військова наука
Виробництво
Географія
Геологія
Господарство
Демографія
Екологія
Економіка
Електроніка
Енергетика
Журналістика
Кінематографія
Комп'ютеризація
Креслення
Кулінарія
Культура
Культура
Лінгвістика
Література
Лексикологія
Логіка
Маркетинг
Математика
Медицина
Менеджмент
Металургія
Метрологія
Мистецтво
Музика
Наукознавство
Освіта
Охорона Праці
Підприємництво
Педагогіка
Поліграфія
Право
Приладобудування
Програмування
Психологія
Радіозв'язок
Релігія
Риторика
Соціологія
Спорт
Стандартизація
Статистика
Технології
Торгівля
Транспорт
Фізіологія
Фізика
Філософія
Фінанси
Фармакологія


Порівняльні характеристики технологічних груп ІМС

Порівняльні характеристики технологічних груп ІМС

ТЛБЗ (Транзисторна логіка безпосередній зв’язок)

 

Y=X1vX2vX3vX4

 

U1=0,7В

U0=0,1-0,4В

Uлогічний=0,3В – логічний рівень

 

Переваги:

-чим меньший логічний рівень, тим більший рівень швидкодії

Недоліки:

- невисока надійність спрацювання

- низька завадостійкість

РТЛ (Резистивно-транзисторна логіка)

Переваги: краща завадостійкість

Недоліки:

-погіршена швидкодія

-паразитні ємності

РКТЛ (резистивно-конденсаторна-транзистивна логіка)

Більша швидкодія, велика завадостійкість

Діодно-транзисторна логіка (ДТЛ)

Y=X1*X2*X3 V X4*X5*X6

 

Ця інверсія виконується за рахунок транзистора, який може перебувати у виключеному стані.

Якщо на X1 подати 0, то струм буде рівномірно протікати через діод, тоді напруга буде 0≤U0≤0,7В. Тобто низький потенціал на б.-л. вході призводить до того, що на вході буде великий потенціал (1). Такі схеми вже не використовують.

Хороша завадостійкість, мала швидкодія (до 1МГц)

 

(ТТЛ) Транзисторно-транзисторна логіка

На відміну від попередньої схеми, для того, щоб на вході був високий потенціал необхідно щоб була на вході була 1:

Якщо 0≤UБЕ≤0,55В => RКЕ>1мΩ

0,55≤ UБЕ ≤0,65В => 1мΩ≤RКЕ≤100Ω

0,7≤ UБЕ => RКЕ>100Ω

0≤U0≤0,4B

2,4≤U1≤4B

Така схема може працювати лише на двох рівнях: рівень логічного 0 і рівень логічної 1.

Пізніше з’явилася інші група, в якої покращилися основні параметри: швидкодія і споживання потужності.

ТТЛ з включенням діода Шоткі (ТТЛШ)

Швидкодія цих елементів збільшилась у 5 разів.

Емітерно зв’язана логіка (ЕЗЛ)

  1. Висока або надвисока швидкодія до 1000 МГц
  2. Мала енергія переключення
  3. Незалежність споживаної потужності від частоти переключення
  4. Висока навантажувальна здатність
  5. Висока завадостійкість
  6. Мала вартість
  7. Широкий функціональний набір

Інтегрально-інжекційна логіка (І2Л)

Застосовується для побудови елементів пам’яті. Частота 10 МГц.

Комплементарна на базі МОН транзисторів

Логіка (КМОН)

Використовуються р-канальні та n-канальні польові транзистори.Використовується у 70% інтегральних мікросхем.

Основні статичні та динамічні характеристики ІМС

Статичні характеристики ЛІС

1. Передавальна характеристика (для інверсних елементів)

Uп – напруга перемикача

Uз+ - додатн.завадост.

Uз- - від’ємн.завадостійк.

ΔUн – зона невизначеності

ΔUн = Un0 – Un'

-------- - характеристика трігерів Шмідта

 

2.Вхідна характеристика – показник залежності Івх. Від Uвх.

Використовуючи вхідні характеристики – знаходиться навантажувальна здатність вихідного каскаду.

 

3.Вихідна характеристика – залежність вихідної напруги Uвих. Від Інавантаження

Існують деякі мікросхеми, що забезпечують втриччі більші значення Івих при цих самих значеннях U.

 

 

Інші параметри:

- реалізація логічних функцій

- навантажувальна спроможність

- коефіцієнт об’єднання по входу

- коефіцієнт розгалуження по виходу

- споживана потужність (струм)

- стійкість інтегральних схем до механічних і температурних впливів

- напруга живлення

- надійність:

- інтенсивність відмов, λ

- напрацювання на одну відмову, Т

- ймовірність безвідмовної роботи Р(t) на протязі часу t

Статичні параметри

λ= n /NT, де n – число відмов

t – час дослідження

N – кількість елементів, що досліджуються

Вважаємо, що для сучасних ІС λ = 5*10-8.. 10-9 один/год

Т = 1/ λ P(t) = et

- Ємність елемента,

- Макс/мін напруга живлення,

- додатня/від’ємна завадостійкості (Вольти)

Динамічні характеристики ЛІС

Це характеристики, що характеризують швидкодію логічних елементів:

tф-час фронту – переключення від 0 до 1

tзр- час зрізу – переключення від 1 до 0

tз.ср.-час затримки середній =

 

 

Завадостійкість ІМС ТТЛ та ТТЛШ, шляхи їх покращення.

При збільшенні температури зменьшується напруга на переходах ≈2мВ/С. Відповідно збільшується вихідна напруга «1», збільшується від’ємна завадостійкість, а додатня – зменьшується, бо U0вих зростає.

U1 зростає U0 зростає

зростає падає

Зміна Uж майже не впливає на і безпосередньо впливає на .

При збільшені навантаження і падає.

Класифікація тригерів.

Трігер – це послідовнісні схеми з пам’яттю. Вих.сигнал у загальних випадках залежить не лише від сигналів, що подаються на вх., але від сигналів, що діяли на них перед тим. Тобто якщо стан вих.у комб.схем.в б.-л. час визначає стан на вході: x=f(x), то стан у послідовній системі (ЦА) визн.складн.ф-лою : Y=f(x,Q). Тобто ЦА є не лише перетв.сигн., але і пристр., що зберігає попередню та біжучу інформацію. Ця властивість забезпечується появою у цих схемах зворотнього зв’язку. Осн.посл.схем вваж.трігер-елем., що має 2 стійких стани (Q=1 або Q=0), тому такі схеми назив.ще бістабільними. В якому з цих двох станів опиняється трігер залежить від сигналу на входах тригера і його попередн.стану.

Тип тригерів визначає алгоритм його роботи. В залежності від алгоритму роботи він може мати 3 типи входів:

- встановлюючий

- інформаційний

- керуючий

Тригери можна поділити по способу прийому інфи на такі типи:

Тактовані (синхронні) Нетактовані (асинхронні)
Зміна сигналу можлива тільки в момент присутності відповідного сигналу на тактовому вході Зміна стану відбувається зразу після зміни потенціалу на його встановлюючих входах

Тактування може здійснюватися потенціалом (керовані рівнем) або перепадом потенціалу (керовані фронтом), вони ще називаються динамічно керовані. В І випадку сигнали на керуючих входах впливають на стан тригера тільки при відповідному потенціалі на тактовому вході. В ІІ випадку: вплив керуючого сигналу проявляється тільки в момент переходу 0->1 або навпаки (динамічні входи) на тактовому вході.

Є універсальні тригери, що можуть працювати як в синхронному так і асинхронному режимах.

По логіці роботи тригери поділяються на: RS, RSC, D, JK

RS тригер має 2 встановлюючі входи і є асинхронним.

D (лічильний тригер). Має 1 вхід. Його стан повторяє вх сигнал але з затримкою, яка визначається тактовим сигналом.

JK – має входи встановлення і скиду, але на відміну від RS-тригера допускає ситуацію коли на обидва ці входи подається логічна «1»

D, JK – можуть бути простими і універсальними

Тригери типу RS та RSC.

Трігер – це послідовнісні схеми з пам’яттю. Вих.сигнал у загальних випадках залежить не лише від сигналів, що подаються на вх., але від сигналів, що діяли на них перед тим. Тобто якщо стан вих.у комб.схем.в б.-л. час визначає стан на вході: x=f(x), то стан у послідовній системі (ЦА) визн.складн.ф-лою : Y=f(x,Q). Тобто ЦА є не лише перетв.сигн., але і пристр., що зберігає попередню та біжучу інформацію. Ця властивість забезпечується появою у цих схемах зворотнього зв’язку. Осн.посл.схем вваж.трігер-елем., що має 2 стійких стани (Q=1 або Q=0), тому такі схеми назив.ще бістабільними. В якому з цих двох станів опиняється трігер залежить від сигналу на входах тригера і його попередн.стану.

Тип тригерів визначає алгоритм його роботи. В залежності від алгоритму роботи він може мати 3 типи входів:

- встановлюючий

- інформаційний

- керуючий

RS тригер має 2 встановлюючі входи і є асинхронним (Зміна стану відбувається зразу після зміни потенціалу на його встановлюючих входах).

При под.на вх.S акт.рівеню трігер вст.в «1».

При подачі на R вх.тріг.скидається в «0»

Для тригера цього типу не припуст. одночасне подання акт.рівнів на обидва вх., бо трігер не може встанов.одночасн.в «0» і «1»

 

& V

R S Qt+1  
Qt Зберігання
Встановл. в 1
Встановл. в 0
- Заборонено
R S Qt+1  
- Заборонено
Встановл. в 0
Встановл. в 1
Qt Зберігання

 

Таблиця переходів (табл.ф-цій збудження)

 

Qt Qt+1 R S
0 0 x 0 Qt- попередній стан

0 1 0 1 Qt+1 – поточний стан

1 0 1 0 х – будь-яке значення 0 або 1

1 1 0 x

Характеристично р-ня отримання з цих табл.за правилами алгебри-логіки:

Qt+1 = R*S V R*Qt = R*(S V Qt)

Залежність Qt+1 від Q t характ.власт.трігера запам’ятовувати попередній стан

Існує, ще графічний опис трігера

RSС-тригер (RS – синхронний.)

R S C Qt+1  
x x Qt Зберіг.
X Qt Зберіг.
Set 1
Reset 0
- Забор.

В цього тригера інформаційні входи (R і S) є тільки статичними, а керуючі (С) – обох типів. RSC тр.можна використовувати, як лічильник – подати на вх.короткі імпульси і попередньо з’єднати Q з S і Q з R. Тривалість імпульс.має бути менш.,ніж час переключення на двох елем.

Тригери типу D

Трігер – це послідовнісні схеми з пам’яттю. Вих.сигнал у загальних випадках залежить не лише від сигналів, що подаються на вх., але від сигналів, що діяли на них перед тим. Тобто якщо стан вих.у комб.схем.в б.-л. час визначає стан на вході: x=f(x), то стан у послідовній системі (ЦА) визн.складн.ф-лою : Y=f(x,Q). Тобто ЦА є не лише перетв.сигн., але і пристр., що зберігає попередню та біжучу інформацію. Ця властивість забезпечується появою у цих схемах зворотнього зв’язку. Осн.посл.схем вваж.трігер-елем., що має 2 стійких стани (Q=1 або Q=0), тому такі схеми назив.ще бістабільними. В якому з цих двох станів опиняється трігер залежить від сигналу на входах тригера і його попередн.стану.

Тип тригерів визначає алгоритм його роботи. В залежності від алгоритму роботи він може мати 3 типи входів:

- встановлюючий

- інформаційний

- керуючий

Простий D-тригер має 2 входи: керуючий і інформаційний. Належить до синхронних статичних тригерів. Має затримку між сигналами на інформаційному і керуючому входах. Використовується для побудови регістрів. D-тригер можна реалізувати з RSС-тригера, якщо на його вхід S подати значення D, а на R вхід його інверсію.

Таблиця істинності

C D Q /Q Режими
X Зберігання
Запис «1»
Запис «0»

 

Універсальний варіант D-тригера на базі ІС К155ТМ2

Він має 2 режими роботи: синхронний і асинхронний і працює в синхронному режимі по по додатньому перепаду(по передньому фронту).

Часова діаграма роботи D-тригера в лічильному режимі.

 

11. Тригери типу JК.

Таблиця істинності

J K C Q /Q Режим
X Зберігання
Встановлення «1»
Встановлення «0»
? ? Генератор
X X X Зберігання

Як видно цей тригер базується на RSС-тригері. Для уникнення режиму генерації застосовуються двоступеневі RS-тригери, або з динамічним управлінням або з внутрішніми затримками. Якщо вхід J через інвертор підключити на вх К, то тригер стане D-тригером. Даний тригер вважається універсальним, бо на його основі шляхом зовнішніх комутацій отримати любий іньший тригер. Застосовуються при побудові регістрів зсуву, синхронних розрахункових схем, лічильників...

Коли ширина імпульсу <2*затримка елементу, тоді тригер стає лічильником.

 

Універсальний JK-тригер на базі ІС К531ТВ9 має наступну структуру:

Технологічна класифікація

ЛІПЗ – лавинна інжекція плаваючий затвор

nМОН – нітріт-метал-окисл-напівпровідник

Репрограмовані ПЗП

РПЗП – це такі, в яких МПС виконується лише операція читання, але дозволяється стирання інформації, що в ній зберігається і запис нової.

РПЗП виконує лише на МОН транзисторах. Наявність або відсутність заряду визначається лише включенням або виключенням транзистора, оскільки існують різні порогові напруги для включення і виключення.

РПЗП випускається у вигляді матриць.

NМОН – транзистори, в яких мож. вентилазація затвору, та ізолюючий діелектрик – тонкий шар нітро-кремнію.

При програмуванні на високих потенціалах електрони скупчуються на NSi і створюють не пропускний шар і транзистор встановлюється відкритий стан, а якщо цих електронів нема – транзистора закритий.

Uз – напруга на затворі

Іс – струм

NSi має властивість захоплювати та тривалий час зберігати електричні заряди. Коли З подає високовольтний імпульс, що перевіряє критичний рівень В захоплює заряд в залежності від амплітуди і тривалості програмуючого імпульсу. Для стирання інформації достатньо додати імпульс протилежної полярності. В залежності від наявності заряду NMOH має більшу або меншу порогову напругу, тому для читання інформації достатньо подати сигнал амплітуда якого знаходиться між 2 пороговими рівнями.

Перевага:

Програмні імпульси, що подаються на З ізольовані від кола С-В, що дозволяє програмувати РПЗП без зняття МС з плати.

В даних РПЗП допускається ре програмування окремих слів

 

 

РПЗП з УФС

Основним елементами таких РПЗП є МОН-транзистори з лавинною інжекцією і ізольованим затвором.

 

Затвор у колі з SiO2 розташовані у колі діелектрика і немає зовнішнього виводу. При відсутності заряду на транзисторі він є виключеним.

При подачі на С – 30В р-п-р перехід зміщується у режим лавинного пробою і електронного пробою з великою плаваючою енергією.

Величина заряду залежить від амплітуди і часу програмного імпульса. Після зняття зовнішього кола поволить себе так, ніби на його коло подається зовнішня напруга – включений стан. Оскільки З немає зовнішнього виводу, то зняти заряд електричного імпульсу неможливо, а лише за допомогою УФС або рентгенівських променів. При цьому викликається фотострум від З до підложки і МС повертається у незалежний стан, при якому всі транзистори виключені.

 

К155РУ5 (256слів Х 1розряд)

V1 V2 V3 W|R Di D0 Режим
Х Х Х Х Зберіг
Запис 1
Запис 0
Х Прямий код Читання

ЗЕ на МОН-транзисторах

ЗЕ на КМОН транзисторах

БЛ – бітові лінії, СЛ – словарні лінії

Конроль парності.

 
 


531ИП2(ИП5) – М2(9розр)

 

Послідовне з’єднання

 

Паралельне з’єднання

 
 

 

 


Для послідовного коду

 
 

 

 


АЛП типу 155ИПЗ.

На входи A0..A3 подається 4-розрядне слово A (операнд A), на входи B0..B3 – слово-операнд B. АЛП має 4 входи вибору C0..C3, за допомогою яких можна вибрати 24 = 16 функцій пристрою. За допомогою входу M (Mode) АЛП переключається в режим виконання логічних (M=1) або арифметичних (M=0) функцій двох змінних. Таким чином загальна кількість функцій, які виконуються АЛП складає 32. На вхід приймається вхідний сигнал переносу (активний рівень – лог.0). Мікросхема ИП3 має три додаткових виходи: A=B – вихід компаратора, який відображає рівність операндів (має вихідний каскад з відкритим колектором), GRG – вихід генерації переносу і GRP – вихід розповсюдження переносу, які використовуються при побудові багаторозрядних АЛП з прискореним переносом.

АЛП ИП3 може працювати з прямою логікою (лог.1 – високій рівень) та з інверсною логікою (лог.1 – низький рівень). В залежності від цього змінюються знаки інверсії на входах і виходах (P0, .. , .. , .. , P4, , при інверсній логіці), а також отримуються різні таблиці відповідності логічних та арифметичних функцій кодам вибору функції (входи C0..C3).

 

Вибір функції Пряма логіка Інверсна логіка
  C3   C2   C1   C0 Логічні функції (M=1) Арифметичні функції (M=0) Логічні функції (M=1) Арифметичні функції (M=0)

 

 

Регістри зсуву

Мікросхема ИР1 – це універсальний 4-розрядний регістр зсуву, який дозволяє здійснювати послідовний і паралельний запис інформації в тригери регістра, послідовне і паралельне зчитування інформації та зсув інформації. Він має послідовний вхід даних SI, чотири паралельних входи D0..D3, а також чотири виходи Q0..Q3 від кожного з тригерів. Регістр має також два тактових входи C1 і C2. Інформація на виходи від будь-якого з п’яти входів даних надійде синхронно з від’ємним перепадом, поданим на вибраний тактовий вхід.

Вхід дозволу паралельного завантаження EL використовується для вибору режиму роботи регістра. Якщо на вхід EL подається лог.1, дозволяється робота по тактовому входу C2. В момент приходу на цей вхід від’ємного перепаду тактового імпульса в регістр завантажуються дані від паралельних входів D0..D3.

Якщо на вхід EL подано лог.0, дозволяється робота по тактовому входу C1. Від’ємні фронти послідовності тактових імпульсів зсувають дані від послідовного входу SI на вихід Q0, потім на Q1, Q2 і Q3, тобто вправо. Зсув даних по регістру вліво можна здійснити, якщо з’єднати вихід Q3 і вхід D2, Q2 і D1, Q1 і D0. При цьому регістр потрібно перевести в паралельний режим, подавши на вхід EL лог.1. Напругу на вході EL можна змінювати, тільки якщо на обох тактових входах лог.0. Однак, якщо на вході C1 лог.1, зміна сигнала на вході EL від 0 до 1 не змінює станів виходів.

 

Зсув вправо (1000Þ0100Þ0010Þ0001)

 

Зсув вліво (0001Þ0010Þ0100Þ1000)

 

Асинхронні лічильники

Лічильником називають послідовнісний цифровий пристрій, призначений для підрахунку та запам’ятовування числа імпульсів, поданих на його лічильний вхід.

В асинхронних лічильниках відсутня загальна для всіх розрядів синхронізація і перехід в нові стани відбувається послідовно розряд за розрядом, починаючи з вхідного, на який надходять лічильні імпульси. Таким чином асинхронний (послідовний) лічильник можна виконати у вигляді послідовності тригерів, включених в лічильному режимі, для кожного з яких лічильний імпульс формується тригером сусіднього молодшого розряду. Основна перевага асинхронних лічильників - це мінімальні витрати мікросхем і мінімум електричних зв’язків, що спрощує трасування ліній зв’язку та підвищує завадостійкість, основні недоліки – це низька швидкодія та наявність хибних станів на виході за рахунок неодночасного переключення тригерів лічильника.

Мікросхема ИЕ4 – це 4-розрядний двійковий асинхронний лічильник-подільник на 2, на 6 і на 12, який працює в коді 6421. Його принципова схема наведена на рис.11.5. Лічильник ИЕ4 складається з двох незалежних подільників, як і мікросхема ИЕ2. Якщо тактова послідовність з частотою f подана на вхід C0 (вивід 14), на виході Q0 (вивід 12) отримаємо меандр з частотою f/2. Послідовність з частотою f на тактовому вході C1 (вивід 1) запускає подільник на 6, і меандр з частотою f/6 з’являється на виході Q3 (вивід 8). При цьому на виходах Q1 і Q2 (виводи 11 і 9) присутні сигнали з частотою f/3. Обидва тактових входи спрацьовують по від’ємному перепаду тактових імпульсів. Входи R0 (виводи 6 і 7) використовуються для скидання лічильника в 0.

Для того, щоби побудувати лічильник з коефіцієнтом перерахунку 12, необхідно об’єднати подільники на 2 і на 6, з’єднавши вихід Q0 з входом C1 (виводи 12 і 1 відповідно). На вхід C0 подається вхідна частота f, а на виході отримується послідовність симетричних прямокутних імпульсів з частотою f/12.

Режими роботи лічильника типу К155ИЕ4. Режим двійкового подільника на 12.

Входи керування Режими виходів
R0 (6) R0 (7) Q3 Q2 Q1 Q0
x Рахування
x Рахування

 

 

Принципова схема лічильника типу К155ИЕ4.

 

Синхронні лічильники.

Лічильником називають послідовнісний цифровий пристрій, призначений для підрахунку та запам’ятовування числа імпульсів, поданих на його лічильний вхід.

До синхронних (паралельних) лічильників відносяться лічильники, в яких переключення розрядів відбувається одночасно, незалежно від віддаленості розряду від лічильного входу. Це досягається подаванням на всі тригери синхронізуючих імпульсів, які додатнім або від’ємним перепадом викликають переключення тригерів у відповідності із логікою роботи лічильника. Завдяки такій синхронізації досягається мінімальний час встановлення лічильника, який не перевищує час встановлення одного тригера, чим забезпечується максимальна частота зміни станів лічильника. Хибних станів тут немає.

 

 

Мікросхема ИЕ9 – це 4-розрядний десятковий синхронний лічильник з можливістю паралельного завантаження інформації по додатньому фронту тактового імпульса. Подавання лог.0 на вхід , незалежно від станів інших входів приводить до скидання тригерів мікросхеми в 0. Для забезпечення режиму рахування на вхід необхідно подати лог.1, крім того лог.1 повинна бути присутня на вході дозволу паралельного завантаження , дозволу рахування EC та дозволу видачі сигналу переносу EP. Зміна станів тригерів лічильника при рахуванні відбувається по додатньому фронту тактових імпульсів, що подаються на вхід C.

При подаванні лог.0 на вхід мікросхема переходить в режим паралельного завантаження інформації з входів D0..D3. Запис відбувається по додатньому фронту тактових імпульсів, що подаються на вхід C. При паралельному завантаженні на вході повинна бути присутня лог.1, сигнали на входах EC і EP довільні.

На виході переносу P лог.1 з’являється тоді, коли лічильник знаходиться в стані 9, і на вході EP присутня лог.1, в інших випадках на виході P лог.0. Подавання лог.0 на вхід EP забороняє видачу лог.1 на виході P і рахування імпульсів. Подавання лог.0 на вхід EC забороняє рахування, але не забороняє видачу сигналу переносу.

Режими роботи лічильника ИЕ9.

Режими Входи Виходи
  C EC EP Dn Qn P
Скидання x x x x x
Паралельне ­ x x
завантаження ­ x x P
Рахування ­ x рахування P
Збереження x x x Qn-1 P
  x x x Qn-1 P

 

 

ПМЛ. Схема макрокомірки.

На відміну від програмованих логічних матриць (ПЛМ, PLA) у програмованих матриць логіки (ПМЛ, PAL - Programmable Array Logic) на кожний елемент АБО заведено виходи не всіх елементів І. Найчастіше елементи І розділені нарівно між елементами АБО, входи елементів АБО запрограмовані в процесі виробництва.

ПМЛ складається з чотирьох основних частин:

набору (матриці) інверторів вхідних сигналів;

набору (матриці) програмованих елементів І

набору (матриці) непрограмованих елементів АБО

набору (матриці) інверторів зворотніх зв’язків.

Під час програмування ПМЛ користувач має можливість забирати зайві сигнали тільки з входів елементів І. На ПМЛ зручно реалізовувати мінімізовані за "1" ДНФ набору функцій. Для їхньої реалізації необхідно завести на входи ПМЛ усі змінні, з яких формуються функції, кожній з функцій поставити у відповідність один з виходів ПМЛ і скласти таблицю прошиття.

           
   
 
 
   
 

 

 


Реконфігурована матрична логіка (FPGA).

Програмовані користувачем вентильні матриці топологічно похожі на канальні базові матричні кристали. В їх внутрішній області розташовано багато регулярно розташованих ідентичних конфігурованих логічних блоків (КЛБ), між якими проходять трасовочні канали, а на переферії кристалу розташовані блоки вводу/виводу. Найвідоміші виробники: Xilinx (Spartan), Actel (ACT1, 1200XL, ACT3). В якості КЛБ використовуються:

  • Транзисторні пари, прості логічні вентилі І-НІ, АБО-НІ (SLC - Simple Logic Cells)
  • Логічні модулі на основі мультиплексорів
  • Логічні модулі на основі програмованих ПЗП (LUTs - Look-Up Tables)

Характеристичні параметри:

- зернистість

- функціональність

Дрібнозернисті КЛБ володіють високою гнучкістю в використанні, можливістю відтворення функцій різними способами, що забезпечує гнучкість в відношенні «площа кристалу - швидкодія», і забезпечує складність в системі міжз’єднань. Підключаючи до входів КЛБ змінні і константи можна дістати всі функції 2,3-ох змінних, деякі функції 4-8 змінних. В загальному получається 702 різних варіанта змінних.

В FPGA з тригерною пам’яттю застосовують крупнозернисті блоки. В таких блоках реалізуються складніші функції, що призводить до спрощення програмування міжз’єднань, але це призводить до втрат площі кристалу і зменьшенню швидкодії.

Табличні перетворювачі являють собою ППЗП, в яких аргументи логічної функції служать адресою. Відтворюється любі функції числа аргументів n при організації пам’яті 2n*1. Число відтворюваних функцій

Лінії зв’язку в FPGA як правило сегментовані, сегменти різної довжини і з’єднані між собою програмованим елементом зв’язку (ключами), які представлені у вигляді RC-ланок. Використовується ієрархічна система зв’язку з кількома типами міжз’єднань для передачі на різні віддалі.

Використовуються:

- при логічному моделюванні, щоб не робити прототипів

- побудова реконфігурованих систем

- побудова динамічно реконфігурованих систем.

Порівняльні характеристики технологічних груп ІМС

© 2013 wikipage.com.ua - Дякуємо за посилання на wikipage.com.ua | Контакти